Staff/Sr. Staff RTL tervezőmérnök – QGOV

Stack

Feladatok

• ▹Mikroarchitektúra tervezése egyszerű és összetett digitális, interfész blokkokhoz
• ▹RTL kód fejlesztése iparági bevált gyakorlatok szerint, több-órajelű tervek, nagyfrekvenciás igények, alacsony fogyasztás és alacsony késleltetés figyelembevételével
• ▹Hibakeresés és hibaelhárítás, szilícium utáni bring-up támogatása
• ▹Átfogó tervezési dokumentáció készítése
• ▹Tervek optimalizálása terület, teljesítmény és fogyasztás szempontjából
• ▹Együttműködés keresztfunkcionális csapatokkal (DFT, implementáció, verifikáció, emuláció, firmware)

Elvárások

• ▹Kötelező San Diego-i jelenlét, heti 5 nap
• ▹6-10+ év tapasztalat RTL/FPGA tervezésben (Verilog, SystemVerilog), beágyazott rendszerarchitektúrában és verifikációban
• ▹Alapdiploma számítástechnika, villamos-/elektronikamérnöki vagy kapcsolódó területen és 5+ év hardvermérnöki tapasztalat (vagy MS+5 év, vagy PhD)
• ▹Minimum: BSc+6 év / MS+5 év / PhD+4 év ASIC-tervezési, verifikációs, validációs vagy integrációs tapasztalat

Előny

• ▹Pozitív hozzáállás és csapatszellem
• ▹5+ év ASIC-tervezési tapasztalat
• ▹RTL szakértelem: SystemVerilog tervezés, linting, CDC, szintézis (FPGA és ASIC)
• ▹Tesztkészletek építése tervezésvalidációhoz
• ▹Emuláció és prototípus-készítési folyamatok ismerete a labori tervezéshez és validáláshoz
• ▹Komplex digitális logikai blokkok és alrendszerek tervezése (CPU, GPU, DSP, always-on rendszerek, digitális interfészek: PCIe, UART, I2C, DDRx, SPI, USB)
• ▹ISA-ismeret (ARM THUMB vagy RISC-V)
• ▹Processzor- vagy mikrokontroller-rendszertervezési ismeretek
• ▹Több teljesítmény- és órajel-tartományt átfogó tervezési tapasztalat
• ▹Python vagy Perl szkriptelési/automatizálási jártasság
• ▹Iparági szabványú digitális tervezőeszközök ismerete
• ▹Alacsonyabb node-technológiák kihívásainak ismerete

Soft skillek

Amit kínálunk

• ▹Bér sáv: 164 000-246 000 USD/év
• ▹Éves diszkrecionális bónuszprogram
• ▹Éves RSU-juttatás lehetősége
• ▹Versenyképes juttatási csomag